Progetto di un banco di memoria per il Pentium

Prova Scritta del 23 Febbraio 1995 (L-Z)

1) Si progetti un banco di memoria per il processore PENTIUM con le seguenti caratteristiche:

• Dimensione 4Mbyte.
• Indirizzo base 2 Giga ( 80000000H ).
• Circuiti integrati di EPROM : 128Kbyte, tacc=80 ns, toe=40 ns.
• Non esistono indirizzi sempre "non cachable".
• Il PENTIUM puo' generare cicli di lettura burst, con indirizzo iniziale della sequenza di burst avente i 5 bit meno significativi a zero (0,8H,10H,18H), e cicli singoli ma non cicli in pipeline.
• La frequenza del clock per il bus del Pentium e' 50 Mhz.
• La realizzazione richiesta dovra' gestire i cicli burst nel numero minimo possibile di periodi di clock. Tale numero deve comunque essere non superiore a 13.

Si richiede:

1. Il progetto dell'hardware.
2. La verifica che il sistema funzioni a 50 Mhz.
3. Il calcolo del numero di stati di wait (ciclo singolo e ciclo burst).
4. Il disegno delle forme d'onda dei segnali di controllo nel caso di cicli singoli e cicli burst

 (Punti 21)

2) Si esegua uno dei due esercizi seguenti:

- Esercizio 2.1)

• Qual'e' il throughput massimo del banco di EPROM nei cicli singoli ? (Punti 1)
• Qual'e' il throughput massimo del banco di EPROM nei cicli burst ? (Punti 2)
• Qual'e' il throughput della cache dati del PENTIUM ? (Punti 3)
• Qual'e' lo speedup introdotto dalla cache nel caso di hit-rate pari al 95% ? (Punti 3)
• La hit-rate nella cache del codice dipende dall'applicazione e dall'organizzazione della cache stessa.
  Si illustrino alcuni esempi in cui la hit-rate e' presumibilmente elevata e alcuni esempi in cui e' presumibilmente bassa. (Punti 3)

- Esercizio 2.2)

Si descriva la dinamica della pipeline del DLX nell'esecuzione del seguente codice (Punti 5)

Si disegni la pipeline utilizzata indicando in particolare i blocchi interessati alla gestione dell'istruzione di branch e si valuti la massima frequenza di funzionamento della pipeline (Punti 7).

Interfacciamento del DLX con l'Interrupt Controller 8259

Prova scritta del 28 gennaio 1997 (L-Z)

Si riprogetti la pipeline a 5 stadi del DLX in modo da realizzare la gestione delle interruzioni generate da un 8259. A tal fine il DLX dispone dei seguenti segnali di comunicazione con l'8259: INT, INTA# e D[0:7].
La nuova pipeline del DLX dovrà gestire:

1. il trasferimento del controllo alla routine di servizio
2. il ritorno al programma interrotto.

Valgono le seguenti ipotesi:

• fck = 20 MHz.; hit rate = 100%
• L' interrupt table e' localizzata all'indirizzo 0 della memoria principale (come nell'8086) ed e' già presente in cache al reset
• Non è necessaria la realizzazione della logica per la gestione a software dell'Interrupt Flag: si suppone che le interruzioni siano disabilitate durante il servizio di un interrupt e siano abilitate altrimenti

Si devono soddisfare le seguenti specifiche di progetto:

• le alee di controllo dovute a tutte le istruzioni di branch esclusa l'istruzione IRET introducono sempre uno e un solo stallo;
• il registro R30 svolge il ruolo di ESP (stack pointer)
• al verificarsi del'interrupt solamente l'indirizzo di ritorno viene salvato automaticamente sullo stack

Si richiede:

• di scrivere le specifiche di progetto indicando come suddividere tra i vari stadi della pipeline la logica necessaria ad ottenere il funzionamento desiderato (punti 6)
• di disegnare le forme d'onda di riferimento e di disegnare la pipeline del DLX modificata, omettendo per semplicita' la logica di gestione delle alee di dato (punti 15)
• di verificare le temporizzazioni dello stadio MEM individuando un insieme di valori plausibili per i ritardi dei dispositivi utilizzati nell'ipotesi suindicata di fck = 20 MHz (punti 4)

Si suggerisce di campionare il segnale esterno INT nello stadio ID.

Progetto di interfaccia generica configurabile

Prova scritta del 25 febbraio 1997 (L-Z)

Si vuol dotare un sistema a microprocessore basato su Pentium a 66Mhz, con clock a 50Mhz di un flessibile meccanismo di indirizzamento dei dispositivi periferici cosi' concepito:

1. ogni periferica ha parallelismo 8 e puo' essere mappata sia I/O sia in MEM;
2. sono programmabili l'indirizzo iniziale in I/O e l'indirizzo fisico iniziale in MEM di ogni periferica;.
3. e' programmabile da 1 a 128 (solamente secondo le potenze di 2) il numero di byte che la periferica occupa nello spazio di indirizzamento; si suppone che l'indirizzo iniziale sia "allineato" (es. una periferica che occupa un byte puo' essere allocata ovunque, mentre una periferica che occupa 32 byte puo' essere allocata a indirizzi multipli di 20H);
4. e' programmabile il numero di stati di wait associato alla periferica;
5. sono previste al piu' 8 periferiche, identificate con i numeri da 0 a 7.

Per realizzare questo meccanismo di indirizzamento e' necessario associare a ogni periferica alcuni registri di configurazione; ad essi e' possibile accedere (in lettura ed in scrittura) attraverso due indirizzi di I/O, CONF_ADD equ 0CF8H e CONF_DATA equ 0CFCH. CONF_ADD contiene l'identificatore della periferica e del relativo registro di configurazione (2 byte), mentre CONF_DATA contiene il dato di 4 byte (numero di stati wait o numero di byte occupati o indirizzo in mem o indirizzo in I/O ).

A titolo di esempio e per maggiore chiarezza si riporta di seguito il codice per la programmazione del parametro PARAM_ID della periferica PERIF_ID:

Si esegua il progetto del sistema nell'ipotesi di gestire 3 82C55 mediante il meccanismo suindicato. Si evidenzino in particolare:

• tutti i registri necessari;
• la logica di indirizzamento dei registri e delle periferiche;
• l'interconnessione e la programmazione dell'8259, nell'ipotesi che ogni periferica possa generare al piu' un interrupt (alla periferica i e' associato l'interrupt IRi) e nel caso di 82C55 programmati in modo 1 (6 porte e 3 interrupt disponibili);
• il circuito di ready

(punti 27)

Si supponga che i tre 82C55 vengano mappati in memoria agli stessi indirizzi lineari in modo da poter essere utilizzati da tre task A, B e C che condividono il codice (ogni task dispone di un 82C55 privato). Si indichi il contenuto di tutte le strutture dati di sistema (TSS, IDT, PT, PD, etc.) che consentono di ottenere il funzionamento desiderato (punti 6)

Progetto di un meccanismo di accesso esclusivo a una risorsa condivisa

Prova scritta del 10 maggio 1997 (L-Z)

N sistemi a microprocessore si (0 < i < n) dotati ciascuno di interrupt controller accedono in modo mutuamente esclusivo a una risorsa condivisa (es. un canale radio gestito a divisione di tempo). L'accesso alla risorsa da parte di un sistema si avviene quando sono contemporaneamente verificate le seguenti due condizioni:

Fa parte della risorsa condivisa un display di una cifra a sette segmenti gestito come segue: il display, inizialmente spento, visualizza l'indice i del sistema si che per ultimo ha completato il servizio di una richiesta (dunque ogni sistema si al termine della routine di servizio accederà al display...).

Si supponga che n sia uguale a 3 e che i sistemi si siano realizzati con Pentium con clock a 50 MHz, bus non in pipeline, funzionamento in protected mode, un solo task per CPU, impaginazione disabilitata.

Si chiede:

1. il progetto hardware della logica di generazione della richiesta di servizio a si e di trasferimento a valle dell'autorizzazione; le parole di controllo dell'8259 (punti 13)
2. il progetto dell'hardware e della routine software di controllo del display (punti 8)
3. il calcolo della max latenza di servizio di una richiesta nell'ipotesi che la durata massima di una routine di servizio sia di 500 microsec. (punti 3)
4. la stima del tempo di esecuzione, del numero di cicli di bus e del numero di periodi di clock necessari per gestire una richiesta nelle seguenti ipotesi (punti 6):

1. Memoria principale caratterizzata da (r-b-w) = (4-2-4).
2. Latenza nel servizio di un interrupt : 25 Clock a cui vanno aggiunti i tempi di accesso al bus dovuti ai cicli INTA ed alle miss.
3. Tempo di esecuzione della istruzione IRET: 10 Clock a cui vanno aggiunti i tempi di accesso al bus dovuti alle miss.
4. Tempo di esecuzione di una istruzione di I/O: 20 Clock.
5. Stack sempre in cache, codice e dati cacheable, politica write-back, codice e dati da ricaricare in cache ad ogni interrupt.
6. Miss sugli accessi a GDT, IDT e LDT.
7. Codice di servizio delle richieste composto da un loop di 80 istruzioni di 4 byte ripetuto 48 volte; non ci sono alee RAW, WAW, AGI e, ad esclusione delle situazioni di miss, ogni istruzione resta un solo clock in ogni stadio della pipeline
8. Nel loop ci sono 16 letture e 4 scritture in memoria; le letture sono tutte a variabili ad indirizzi crescenti distanziate di almeno 32 byte, mentre le scritture sono su variabili appena lette.

• Si illustri l’impatto dei cache-line-fill buffer e dei write-back-buffer nella stima effettuata al punto precedente (punti 3).

Calcolo delle prestazioni di un sistema con memoria cache e memoria virtuale

Prova scritta dell'11 giugno 1997 (L-Z)

In un sistema basato su Pentium un vettore ALFA di 16 Double Words è memorizzato all’inizio di un segmento dati allocato all’indirizzo lineare 8020 0000 H e all’indirizzo fisico 1 0000 H; si scriva la routine assembler che calcola la somma degli elementi del vettore e si supponga di allocarla all’indirizzo lineare 9000 0000H (indirizzo fisico 2 4000H) (punti 3)

Si supponga di mettere in esecuzione la routine partendo dalla situazione di cache e TLB invalidi.

• Si indichi il contenuto della Page Dir e delle PT coinvolte (punti 3).
• Si calcoli il numero di miss sulla memoria nonché la hit rate sulla cache dati al termine dell’esecuzione della routine (punti 5).
• Si analizzi la dinamica della pipeline e si calcoli il numero di clock di stallo nell’ipotesi che la memoria principale sia caratterizzata da (r-b-w) = (4-2-4) (punti 6).
• Si calcoli il CPI risultante (punti 3).

Gestione a interrupt di risorse, alcune delle quali condivise con altri sistemi

Due sistemi a microprocessore, s0 ed s1 , dotati ciascuno di interrupt controller accedono in modo mutuamente esclusivo a una risorsa condivisa. L'accesso alla risorsa da parte di un sistema si avviene quando sono contemporaneamente verificate le seguenti due condizioni:

Si supponga che i sistemi si siano realizzati con Pentium con clock a 50 MHz, bus non in pipeline, funzionamento in protected mode, un solo task per CPU, impaginazione disabilitata.

1. Nell’ipotesi che all’8259 arrivino altre richieste di interrupt locali di priorità più bassa e non soggette al vincolo dell’autorizzazione, si esegua il progetto hardware della logica di generazione delle due richieste di servizio a si e di trasferimento dell’autorizzazione (punti 10).
2. Si scrivano le parole di programmazione dell’8259 per ciò che riguarda l’inizializzazione ed il funzionamento a regime e si descriva il meccanismo hardware/software di prenotazione dell’accesso alla risorsa condivisa (punti 3).

Riconoscimento di una sequenza di caratteri programmabile

Prova scritta del 10 luglio 1997 (L-Z)

Un sistema con DMA e 8086 gestisce una periferica di ingresso da 8 bit ad elevate prestazioni in grado di generare dati a frequenza fino a 100 kHz. La disponibilità di un dato è segnalata da un impulso attivo basso della durata di 500 ns (STROBE). Il numero di byte da trasferire in memoria è costante e pari a 60 K (indirizzo iniziale 10000H); il primo dato da trasferire in memoria è quello che segue una sequenza programmabile di 3 byte. Si progetti l’hardware del sistema e si indichino le parole di programmazione del DMA avendo cura di fare le seguenti ipotesi sulla periferica di ingresso:

• La periferica non dispone di driver di uscita tristate ma viene vista attraverso gli 8 segnali digitali (P[0:7]) ed il segnale STROBE.
• Un nuovo dato è pronto con un ritardo massimo di 80 ns rispetto al fronte di discesa del segnale di STROBE.

(punti 24)

Si ipotizzi che il sistema disponga di una cache di primo livello con stato MESI e con linee di 16 byte. Si supponga che il DMA possa eseguire transazioni di lettura e scrittura tutte di dimensione costante pari a 20 linee con indirizzo iniziale allineato alla linea.

1. Si indichi quali sono le transizioni dello stato MESI per cicli di DMA read e per cicli di DMA write.
2. In entrambi i casi si calcoli il numero minimo ed il tipo di cicli di bus necessari ad assicurare la coerenza dei dati nel caso di 3 linee invalide, 4 modified, 5 exclusive e 8 shared.
3. Nel contesto considerato si indichi quale modifica si può apportare al meccanismo di gestione del protocollo MESI del Pentium e perché.

(punti 9)

Progetto di un router basato su trasferimenti fly-by in DMA

Prova scritta del 5 settembre 1997 (L-Z)

Un sistema con DMA e 8086 dispone di quattro 8255, di cui 3 sono configurati in modo 0 output, mentre uno e’ configurato in modo 1 input (solo porta A). Il sistema funziona da router secondo la seguente modalità: l’8255 in input riceve con continuità pacchetti di due byte, di cui il primo (detto indirizzo di destinazione) individua la porta di output a cui è destinato il secondo. Le porte di uscita sono numerate da 0 a 8 e la corrispondenza fra l’indirizzo (cioe’ il primo byte del pacchetto) e la porta selezionata deve essere programmabile, ad esclusione degli indirizzi FD, FE ed FF che prevedono invece sempre la selezione simultanea rispettivamente delle tre terne di porte (0,3,6), (1,4,7), (2,5,8). Si suggerisce di utilizzare una RAM per memorizzare la corrispondenza tra indirizzo e porta selezionata (tabella di routing). Tutti i trasferimenti devono essere effettuati in DMA (fly-by).

Si esegua il progetto dell’hardware, si indichino le parole di controllo del DMAC e si indichi come viene programmata la tabella di routing, in particolare agli indirizzi FD, FE, FF. (punti 27)

Si disegni la forwarding unit che, nella pipeline del DLX, consente specificamente di minimizzare gli stalli dovuti ad alea di dato nelle situazioni in cui una istruzione di store segue una load. (punti 4)

In tali situazioni (Store che segue una Load) si distinguano i casi di alea di dato possibili e si indichi il numero di stalli associato a ciascuno di essi. (punti 2)

Progetto di un router basato su Pentium e DMA con periferiche interfacciate a banchi diversi del bus dati

Prova scritta del 10 ottobre 1997

Un sistema basato sul processore PENTIUM a 66 MHz con clock a 50 MHz dispone di 512 KB di EPROM e 256 KB di RAM con tempi di accesso rispettivamente di 100 ns e 80 ns. Tutta la memoria e' definita "non cacheable", ne' si vogliono sfruttare cicli di bus in pipeline.

Il sistema dispone di un DMA controller 8237, di due 8255 e di un 8274. Gli 8255 hanno le porte A in modo 1 in input e le porte B in modo 0 output. L'8274 ha entrambi i canali programmati in modo asincrono 8 bit, 19200 bauds, no parity, 1 stop bit. I dispositivi periferici sono tutti interfacciati direttamente al bus locale del Pentium, ciascuno su un byte diverso.

Il sistema deve funzionare nel seguente modo:

• Se arriva un dato sulla porta A di uno degli 8255 esso deve essere trasferito in DMA, con un solo trasferimento, alla porta B dell'altro 8255 e al canale B dell'8274;
• Se arriva un dato su uno dei due canali dell'8274 esso deve essere trasferito in DMA, con un solo trasferimento a entrambe le porte B degli 8255.

1. Si progetti il sistema con tutti i dispositivi che si ritengono necessari e si individuino le varie parole di controllo.
2. Si indichi qual e' la massima frequenza di arrivo dei dati sulle porte B degli 8255 che garantisce il regolare funzionamento del sistema.
3. Si indichi inoltre a parole quali modifiche e' necessario apportare al progetto se si desidera togliere i vincoli di memoria non cacheable e di inibizione dei cicli in pipeline.

(Punti 33)

Progetto di un server basato su trasferimenti fly-by in DMA (CPU 8086)

Prova scritta del 13 dicembre 1997 (L-Z)

Un sistema basato su microprocessore 8086 a 10 MHz, DMAC e controllore di linee seriali 8274 funziona da "servitore di richieste" secondo la seguente descrizione a parole:

• nella memoria principale del sistema a partire dall'indirizzo 512K sono memorizzate 1024 pagine allineate di 256 byte ciascuna
• queste pagine sono a disposizione di un utente esterno (il cliente) collegato al server con una linea seriale
• il server riceve la richiesta di una pagina sotto forma di "numero binario in formato little endian" compreso tra 0 e 1023: questo numero rappresenta il numero d'ordine della pagina desiderata dal cliente (con la convenzione che alla prima pagina è associato il numero d'ordine 0)
• si suppone che non arrivi mai una nuova richiesta prima del completamento del servizio della precedente (ipotesi di alternanza tra richiesta e servizio).
• a regime il sistema deve funzionare senza intervento del software: le richieste vanno acquisite e gestite in DMA.

La soluzione deve includere le memorie in quantità sufficiente per il corretto funzionamento del sistema (si utilizzino RAM da 128 K e 80 nsec di tacc, ed EPROM o FLASH da 64 K e 100 nsec di tacc. La linea seriale deve funzionare a 19.200 baud. (punti 26)

Quesito aggiuntivo: si studi un meccanismo che consenta di rimuovere l'ipotesi di alternanza tra richiesta e servizio; il meccanismo deve solamente gestire l'eccezione di "ricevimento di nuova richiesta prima del completamento del servizio della richiesta precedente"; non e' necessario mettere in coda richieste che non possono essere servite immediatamente.

Secondo esercizio:

Un sistema basato su un processore con bus dati da 64 bit, linee cache di 32 byte e clock a 50 MHz rinfresca continuamente una RAM da 1 Mbyte. Si suppone che un ciclo di scrittura/lettura singolo richieda 100 nsec e che un ciclo di scrittura/lettura burst richieda 280 nsec.; si suppone inoltre che il micro esegua l'operazione di rinfresco con istruzioni di scrittura di un solo byte alla volta (es: mov [ebx][edi], al). Nell'ipotesi di riservare a questa attivita' di refresh il 50% della banda del bus, si calcoli qual e' il numero max. di operazioni di refresh al sec., nei seguenti casi:

1. memoria non cacheable
2. memoria cacheable, inizialmente invalida gestita con politica di Write Around/Write Through
3. memoria cacheable inizialmente invalida gestita con politica di Write Allocate/Write Back
4. memoria gestita secondo il modello detto "write-combining" così definito: memoria non cacheable con scritture che non vanno direttamente sul bus ma vanno su un buffer interno di 32 byte detto Write Combining Buffer (WCB); di qui i dati vengono trasferiti in memoria con cicli di Write Back quando il WCB è pieno.

(punti 7)